处理器
双 Tensilica 64bit DSP 核
自研信号处理加速指令集
自研 Al 加速指令集
360MHZ
32KB D-Cache and 16KB 1- Cache
32KB IRAM and 48KB DRAM
高带宽 AXl Master 和 Slave 端口,数据位宽 64bit
32 个可配置中断
JTAG 调试端口
核间共享本地 SRAM
DMA 控制器
8 个通道
支持内存到内存，内存到外设和外设到外设三种模式
支持链表模式
AX1-64bit 接口
存储
64KB BOOt ROM
3MB SRAM
外挂 SPI NOR Flash,1~64MB
ADC
6 通道差分 ADC 输入
每个通道的模拟增益(PGA)可编程，范围为 0-20dB，4dB/step可配置采样率 8-200KHz可配置数字滤波器
SNR: 90 dBA-Weighted
THD: -80 dB @ FS-1 dB
电源抗噪
抖动抗噪
